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ChipCalc · DPW 가이드
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v0.9
📐 Resource Guide · DPW Formula

웨이퍼당 칩 수(DPW) 완전 가이드

DPW 공식의 원리부터 엣지 손실, Yield 보정까지 —
인터랙티브 다이어그램으로 한눈에 이해합니다.

📅 2025년 기준 ⏱ 읽기 약 7분 🎨 인터랙티브 시각화
🧮 계산기 + 웨이퍼 다이어그램 공식 원리 Yield 시각화 웨이퍼 사이즈 비교 실전 예제

DPW 계산기

파라미터를 바꾸면 오른쪽 웨이퍼 다이어그램이 실시간으로 업데이트됩니다. 🟢 초록=양품, 🟠 주황=엣지 손실, ⬜ 회색=Yield 불량.

📐 파라미터 입력
이론 DPW
Gross Die
양품 Die
Yield 적용
Die 원가
USD/unit
추정 ASP
÷ 0.69
전체면적 = π×R² = mm²
이론 DPW = (면적항) − (엣지손실항)
엣지 손실 비율 = %
웨이퍼 다이어그램
양품 Die
엣지 손실
Yield 불량
웨이퍼

💡 다이어그램 읽는 법

Die 크기를 키워보세요. 주황색(엣지 손실) Die가 급격히 늘어나면서 엣지 손실 비율이 올라가는 걸 바로 확인할 수 있습니다. 이것이 대형 칩의 원가가 단순 면적 비례보다 훨씬 비싼 이유입니다.

DPW 공식 — 두 항의 의미

DPW 공식은 딱 두 항으로 구성됩니다. 각 항이 무엇을 뜻하는지 그림으로 이해합니다.

① 이상적 최대값
π × R² / A
웨이퍼 전체 면적(πR²)을 Die 면적(A)으로 나눈 값. 웨이퍼가 사각형이라면 이게 최대값이지만, 실제는 원형이라 가장자리에서 잘려나갑니다.
사각형 가정 시 최대값
② 엣지 손실 보정
π × D / √(2A)
원형 가장자리에서 잘려나가는 불완전한 Die 수 추정값. Die가 클수록 이 값이 커져 손실 비율이 급증합니다.
빨간색 = 잘려나가는 Die
= 이론 DPW (Gross Die)
π×R²/A − π×D/√(2A)
이상적 최대 − 엣지 손실 보정
// 변수 정리
R = 웨이퍼 반지름(mm) → 6인치=75, 8인치=100, 12인치=150
D = 웨이퍼 지름(mm) → 6인치=150, 8인치=200, 12인치=300
A = Die 면적(mm²) → Die 가로 × Die 세로

// Die 원가까지
Good Die = DPW × (Wafer Yield / 100)
Die Cost = Wafer Price ÷ Good Die
ASP = (Die Cost + OSAT) ÷ 0.69

⚠ 엣지 손실 — Die 크기가 클수록 치명적

10mm² 소형 Die는 엣지 손실이 2~4% 수준입니다. 하지만 300mm² 이상의 대형 ADAS SoC는 10~20%에 달할 수 있습니다. 위 계산기에서 Die 크기를 키워보면 다이어그램에서 주황색이 급격히 늘어나는 것을 직접 확인할 수 있습니다.

Wafer Yield — 이론에서 실제로

DPW는 이론적 최대값입니다. 실제 공정에서는 결함·오염·공정 편차로 일부 Die가 불량이 됩니다. 아래 세 웨이퍼를 비교해보세요.

Yield별 웨이퍼 비교 — 12인치, 7×7mm Die, $1,500 웨이퍼 기준
Yield 95% (최상)
Die 원가 ≈ $1.39
Yield 80% (표준)
Die 원가 ≈ $1.65
Yield 60% (불량)
Die 원가 ≈ $2.20
양품 Die 엣지 손실 Yield 불량

Yield에 따른 Die 원가 변화

Yield가 95% → 60%로 떨어지면 Die 원가는 약 58% 증가합니다. 생산 수율 관리가 반도체 기업 수익성의 핵심인 이유입니다.

Wafer Yield에 영향을 주는 요소

  • 결함 밀도(Defect Density, D₀) — 단위 면적당 결함 수. 공정이 미세할수록 D₀가 높아 Yield가 낮아집니다.
  • Die 크기 — Die가 클수록 결함을 포함할 확률이 높아 Yield가 낮아집니다. (D₀ × Die Area로 계산)
  • 공정 성숙도 — 양산 경험이 쌓일수록 Yield가 상승합니다. 새 공정 초기에는 Yield가 60~70%에서 시작해 85~95%로 올라갑니다.
  • 웨이퍼 내 균일성 — 웨이퍼 중심부와 가장자리의 공정 균일성. 가장자리 Die의 Yield가 낮은 경향이 있습니다.
Wafer Yield이론 DPW양품 DieDie 원가비고
95%1,0801,026$1.46성숙 레거시 공정, 최상
90%1,080972$1.54성숙 공정, 표준
85%1,080918$1.63첨단 공정 표준
80%1,080864$1.74미세 공정 초기
70%1,080756$1.98첨단 공정 초기 또는 대형 Die
60%1,080648$2.31신규 공정, 문제 상황

웨이퍼 사이즈별 DPW 비교

큰 웨이퍼를 쓸수록 한 장에서 더 많은 Die를 얻어 단위 원가가 낮아집니다. 아래 세 웨이퍼의 상대 크기 차이를 눈으로 확인하세요.

6"
6인치 · 150mm
~265개
50mm² Die 기준
8"
8인치 · 200mm
~480개
50mm² Die 기준
12"
12인치 · 300mm
~1,200개
50mm² Die 기준

8인치 → 12인치 전환 시 DPW 약 2.5배 증가 · 6인치 → 12인치 약 4.5배 증가

Die 크기6인치 DPW8인치 DPW12인치 DPW12인치 대비 6인치
10 mm²1,4702,6306,400-77%
25 mm²5601,0102,500-78%
50 mm²2654801,200-78%
100 mm²124228580-79%
200 mm²57107275-79%
400 mm²2549130-81%

💡 차량용 반도체의 6·8인치 유지 이유

차량용 MCU, DCDC, CAN/LIN 등 레거시 노드(0.18~0.5μm) 제품은 AEC-Q100 인증을 받은 기존 6/8인치 라인에서 계속 생산합니다. 새로운 12인치 라인으로의 공정 이전(Migration)에는 재인증 비용이 발생하고, 레거시 공정에서의 8인치 DPW가 이미 충분히 효율적이기 때문입니다.

실전 계산 예제 3가지

예제 1
CAN Transceiver
0.18μm · 8인치
Die: 3×3mm = 9mm²
Yield: 93% · 웨이퍼가: $700
DPW = 3,491 − 148 = 3,343
양품 = 3,343 × 0.93 = 3,109
Die 원가 = $0.225
예제 2
Powertrain MCU
90nm · 12인치
Die: 8×9mm = 72mm²
Yield: 87% · 웨이퍼가: $1,500
DPW = 981 − 78 = 903
양품 = 903 × 0.87 = 785
Die 원가 = $1.91
예제 3
ADAS SoC
16nm · 12인치
Die: 18×16mm = 288mm²
Yield: 78% · 웨이퍼가: $5,000
DPW = 245 − 39 = 206
양품 = 206 × 0.78 = 161
Die 원가 = $31.06

📌 예제 1 vs 예제 3 — 원가 138배 차이

CAN Transceiver($0.225)와 ADAS SoC($31.06)의 Die 원가 차이는 138배입니다. Die 크기 차이(32배)만으로 설명되지 않습니다. 엣지 손실 16%, Yield 78%, 비싼 웨이퍼($5,000)가 겹쳐 원가가 기하급수적으로 올라간 결과입니다.

계산기로 직접 해보세요

가로×세로 입력만 하면 DPW, 양품 Die, Die 원가, 판매가까지 한번에 계산됩니다.

🧮 계산기 열기