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웨이퍼당 칩 수(DPW)
계산 완전 가이드

DPW 공식의 원리부터 엣지 손실, Wafer Yield, 실전 계산 예제까지. 반도체 원가의 핵심을 이해합니다.

📅 2025년 기준 ⏱ 읽기 약 6분 🧮 인터랙티브 계산기 포함

DPW 인터랙티브 계산기

파라미터를 입력하면 DPW와 양품 Die 수를 즉시 계산합니다.

📐 웨이퍼당 Die 수 계산

이론 DPW
Gross Die
양품 Die
Yield 적용
Die 원가
USD/unit
추정 ASP
÷0.69

DPW 공식 — 원리 이해

DPW(Dies Per Wafer)는 웨이퍼 한 장에서 이론적으로 얻을 수 있는 최대 Die 수입니다. 공식은 두 항으로 구성됩니다.

// DPW 기본 공식
DPW = π × R² / A − π × D / √(2A)

// 변수 설명
R = 웨이퍼 반지름 (mm) → 6인치=75, 8인치=100, 12인치=150
D = 웨이퍼 지름 (mm) → 6인치=150, 8인치=200, 12인치=300
A = Die 면적 (mm²) → Die 가로 × Die 세로

// 첫 번째 항: 웨이퍼 전체 면적 / Die 면적 (이상적 최대값)
// 두 번째 항: 원형 엣지로 인한 손실 Die 보정

두 항의 의미

첫 번째 항 (π×R²/A) — 웨이퍼 전체 면적을 Die 면적으로 단순히 나눈 값입니다. 웨이퍼가 사각형이라면 이것이 최대 Die 수가 되겠지만, 실제 웨이퍼는 원형이므로 엣지 부분에서 손실이 발생합니다.

두 번째 항 (π×D/√2A) — 원형 엣지에서 잘리는 불완전한 Die의 수를 추정하여 빼줍니다. Die가 클수록 이 엣지 손실의 영향이 커집니다.

📌 엣지 손실이 중요한 이유

Die가 클수록 웨이퍼 가장자리의 잘린 Die 비율이 높아집니다. 100mm² Die라면 엣지 손실이 전체의 3~5% 수준이지만, 500mm² 이상의 대형 Die라면 10~20%에 달할 수 있습니다. 이것이 대형 칩의 Die 원가가 단순 면적 계산보다 훨씬 비싼 이유입니다.

Wafer Yield — 이론에서 실제로

DPW는 이론적 최대값입니다. 실제 공정에서는 결함(Defect), 오염, 공정 편차 등으로 인해 일부 Die가 불량이 됩니다. 이 비율이 Wafer Yield입니다.

// 양품 Die 계산
Good Die = DPW × Wafer Yield

// Die 원가 계산
Die Cost = Wafer Price / Good Die

Wafer Yield에 영향을 주는 요소

  • 결함 밀도(Defect Density, D₀) — 단위 면적당 결함 수. 공정이 미세할수록 D₀가 높아 Yield가 낮아집니다.
  • Die 크기 — Die가 클수록 결함을 포함할 확률이 높아 Yield가 낮아집니다. (D₀ × Die Area로 계산)
  • 공정 성숙도 — 양산 경험이 쌓일수록 Yield가 상승합니다. 새 공정 초기에는 Yield가 60~70%에서 시작해 85~95%로 올라갑니다.
  • 웨이퍼 내 균일성 — 웨이퍼 중심부와 가장자리의 공정 균일성. 가장자리 Die의 Yield가 낮은 경향이 있습니다.

Yield에 따른 Die 원가 변화 — 12인치/$1,500 웨이퍼, 50mm² Die 기준

Wafer Yield이론 DPW양품 DieDie 원가비고
95%1,2001,140$1.32성숙 레거시 공정, 최상
90%1,2001,080$1.39성숙 공정, 표준
85%1,2001,020$1.47첨단 공정 표준
80%1,200960$1.56미세 공정 초기
70%1,200840$1.79첨단 공정 초기 또는 대형 Die
60%1,200720$2.08신규 공정, 문제 상황

Yield가 95%에서 60%로 떨어지면 Die 원가는 57% 증가합니다. 생산 수율 관리가 반도체 기업 수익성의 핵심인 이유입니다.

웨이퍼 사이즈별 DPW 비교

큰 웨이퍼를 쓸수록 한 장에서 더 많은 Die를 얻을 수 있어 단위 원가가 낮아집니다. 하지만 대형 웨이퍼를 처리하는 장비와 시설 투자가 필요합니다.

Die 크기6인치 DPW8인치 DPW12인치 DPW12인치 대비 6인치
10 mm²1,4702,6306,400-77%
25 mm²5601,0102,500-78%
50 mm²2654801,200-78%
100 mm²124228580-79%
200 mm²57107275-79%
400 mm²2549130-81%

8인치 → 12인치 전환 시 웨이퍼당 Die 수가 약 2.2~2.7배 증가합니다. 이것이 반도체 팹들이 12인치 전환에 막대한 투자를 하는 핵심 이유입니다.

💡 차량용 반도체의 6·8인치 유지 이유

차량용 MCU, DCDC, CAN/LIN 등 레거시 노드(0.18~0.5μm) 제품은 AEC-Q100 인증을 받은 기존 6/8인치 라인에서 계속 생산합니다. 새로운 12인치 라인으로의 공정 이전(Migration)에는 재인증 비용이 발생하고, 레거시 공정에서의 8인치 DPW가 이미 충분히 효율적이기 때문입니다.

실전 계산 예제 3가지

예제 1 — 소형 CAN Transceiver (0.18μm, 8인치)

// 입력값
웨이퍼 = 8인치(200mm) / $700 / D=200, R=100
Die = 3mm × 3mm = 9mm²
Wafer Yield = 93%

// DPW 계산
DPW = π×100²/9 − π×200/√(2×9)
= 3,491 − 148 = 3,343

// 양품 Die & 원가
Good Die = 3,343 × 0.93 = 3,109개
Die Cost = $700 / 3,109 = $0.225

예제 2 — Powertrain MCU (90nm, 12인치)

// 입력값
웨이퍼 = 12인치(300mm) / $1,500 / D=300, R=150
Die = 8mm × 9mm = 72mm²
Wafer Yield = 87%

// DPW 계산
DPW = π×150²/72 − π×300/√(2×72)
= 981 − 78 = 903

// 양품 Die & 원가
Good Die = 903 × 0.87 = 785개
Die Cost = $1,500 / 785 = $1.91

예제 3 — ADAS SoC (16nm, 12인치)

// 입력값
웨이퍼 = 12인치(300mm) / $5,000 / D=300, R=150
Die = 18mm × 16mm = 288mm²
Wafer Yield = 78%

// DPW 계산
DPW = π×150²/288 − π×300/√(2×288)
= 245 − 39 = 206

// 양품 Die & 원가
Good Die = 206 × 0.78 = 161개
Die Cost = $5,000 / 161 = $31.06

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가로×세로 입력만 하면 DPW, 양품 Die, Die 원가, 판매가까지 한번에 계산됩니다.

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